DDR是什么? DDR5和DDR4的區(qū)別是什么 ？

目錄

收起

一. DDR標準發(fā)展和 DDR5簡介

DDR是什么?

DDR內存原理

DDR工作原理

存儲器分類

如何計算DDR帶寬？

SDRAM和DDR區(qū)別是什么?

DDR5和DDR4的區(qū)別

DDR發(fā)展歷程

DDR4和DDR5的性能差距?

2.1.1 速率的提升

2.1.2 電壓的降低

2.1.3 DIMM新電源架構

2.1.4 DIMM通道架構

2.1.5 更長的突發(fā)長度

2.1.6 更大容量的 DRAM

DDR5主要特點

DDR5測試方案

二. 發(fā)送端測試方法

首先來看 UI定義 - UI是啥?

眼圖測試

如何計算總體抖動？

三、DDR5測試新方法

3.2 接收端RX測試挑戰(zhàn)

DDR、LPDDR的協(xié)議解碼測試總結

內存(DRAM-Random Access Memory)作為當代數(shù)字系統(tǒng)最主要的核心部件之一，從各種終端設備到核心層數(shù)據處理 和存儲設備，從各種消費類電子設備到社會各行業(yè)專用設備，是各種級別的 CPU 進行數(shù)據處理運算和緩存的buke或缺的周轉“倉庫"，一個強大的核心處理單元也必須配備一個高速運轉的寬通路的數(shù)據訪問和存儲單元。近 20 多年來，DRAM也快速地從 20 世紀末期的 SDRAM 發(fā)展到 21 世紀 DDR RAM。在 21 世紀的qian10 年，DDR標準主要是個人信息處理終端的代表設備----PC 和個人工作站類驅動，快速從 DDR1 演進到 DDR3。而近 10 年來，進入移動互聯(lián)時代后海量數(shù)據爆發(fā)，AI 和深度學習以及 5G驅動，在個人信息終端上基本可以勝任的 DDR4標準，明顯顯得力不從心。今天 DDR5正在昂首闊步地配合以 PCIE5.0 32Gbps 為代表的第5代高速 I/O 數(shù)據傳輸走向最終的市場化。

一. DDR標準發(fā)展和 DDR5簡介

下圖展示的是內存 RAM 20多年來的發(fā)展和信號特點以及設計演進。

圖 1 DDR標準發(fā)展和信號特點演進

一些DDR基本概念

DDR是什么?

DDR的全拼是Double Data Rate SDRAM雙倍數(shù)據速率同步動態(tài)隨機存取內存, 主要用在電腦的內存。DDR的特點就是走線數(shù)量多，速度快，操作復雜，給測試和分析帶來了很大的挑戰(zhàn)。

目前DDR技術已經發(fā)展到了DDR5，性能更高，功耗更低，存儲密度更高，芯片容量大幅提升，他的數(shù)據速率在3200-6400MT/s。

DDR本質上不需要提高時鐘頻率就能加倍提高SDRAM的速度，它允許在時鐘的上升沿和下降沿讀出數(shù)據，因而其速度是標準SDRAM的兩倍，至于地址與控制信號則與傳統(tǒng)SDRAM相同，仍在時鐘上升沿進行數(shù)據判斷。

DDR核心技術點就在于雙沿傳輸和預取Prefetch.

DDR的頻率包括核心頻率，時鐘頻率和數(shù)據傳輸頻率。核心頻率就是內存的工作頻率；DDR1內存的核心頻率是和時鐘頻率相同的，到了DDR2和DDR3時才有了時鐘頻率的概念，就是將核心頻率通過倍頻技術得到的一個頻率。數(shù)據傳輸頻率就是傳輸數(shù)據的頻率。

推薦閱讀：

DDR 存儲器概述、開發(fā)周期和挑戰(zhàn)

“由于改進的制造工藝降低了成本，現(xiàn)在選擇的技術是 DDR SDRAM，是雙倍數(shù)據速率同步動態(tài)隨機存取存儲器的縮寫。"

計算機組成

計算機組成結構 (Computer Architecture）是計算機系統(tǒng)的核心，它定義了計算機的基本工作原理和設計模式。計算機的組成可以分成以下3大類：中央處理器(CPU)、存儲器和輸入/輸出子系統(tǒng)。

中央處理器 (CPU)

CPU用于數(shù)據的運算，在大部分的體系結合中，它有3個組成部分：算數(shù)運算單元 (ALU)、控制單元、奇存器組。

• 控制單元 (Control Unit)：負責指揮整個計算機系統(tǒng)的操作，解釋并執(zhí)行指令，控制其他硬件的工作。

• 算術邏輯單元 (ALU）：執(zhí)行所有算術運算（如加減乘除）和邏輯運算（如與、或、非等），是計算機執(zhí)行指令的核心部分。

• 寄存器 (Registers)：這是CPU中用于存儲數(shù)據的高速行儲器，用來臨時存放指令、數(shù)據和操作結果。

半導體存儲器

隨著科技的發(fā)展，半導體存儲器成為了現(xiàn)代計算機存儲器的主流，分為兩類主要類型：

靜態(tài)隨機存儲器 (SRAM)：SRAN利用晶體管存儲數(shù)據，速度非?？?，但每個比特需要更多的晶體管，導致成本高，密度低。主要應用在需要高速綏存的場景，如CPU的緩存 (L1、 L2、 L3)

動態(tài)隨機存儲器 (DRAM)：DRAM利用電容存儲數(shù)據，電容逐漸放電，因此需要不斷刷新來維持數(shù)據存儲。相對于SRAM,DRAM的存儲密度更高，成本較低，因此廣泛用于主內存 (RAM)。隨看集成電路制造技術的進步，DRAN容量和性能持續(xù)提升。

現(xiàn)代內存技術

DDR(雙倍數(shù)據速率)內存：從DDR到如今的DDR5，隨看數(shù)據傳輸速度和功耗的改進，DDR系列內存成為計算機和服務器的主流內存。DDR技術從2000年開始引入，持續(xù)更新，DDR5的帶完和容量比早期版本有了大幅提升。

閃存 (Flash Memory)：閃存 （Flash Memory)是一種長壽命的非易失性的存儲器，數(shù)據刪除不是以單個的字節(jié)為單位而是以固定的區(qū)塊為單位。閃存是電子可擦除只讀存儲器（EEPROM) 的變種，閃存與EEPROM不同的是，EEPROM能在字節(jié)水平上進行刪除和重寫而不是整個芯片擦寫，而閃存的大部分芯片需要塊擦除。由于其斷電時仍能保存數(shù)據，閃存通常被用來保存設置信息，如在電腦的B1OS(基本程序）、PDA（個人數(shù)字助理）、數(shù)碼相機中保存資料等。

LPDDR（低功耗DDR)：隨看移動設備的普及，低功耗內存技術成為了關鍵，LPDDR（低功耗雙倍數(shù)據速率）內存在手機、平板等設備上應用廣泛，從LPDDR1發(fā)展到LPDDR5，強調功耗和性能之間的平衡。

HBM (High Bandwidth Memory，高帶亮內存): HBM是一種高性能DRAM，具有更高的帶完和更低的功耗，主要用于圖形處理器（GPU) 和高性能計算 (HPC)領域。HBM通過垂直堆愛的方式來提升存儲密度和傳輸速度，減少了延遲和能耗。

DDR內存原理

基本DDR subsystem架構圖：DDRC +DDRphy +SDRAM顆粒，DDR IP一般包括DDR Controller和DDR PHY，內部涉及的內容包括但不限于以下幾個方面：數(shù)據保序、仲裁、zuiyou調度、協(xié)議狀態(tài)機設計、防餓死機制、bypass通路、快速切頻、DDR training

DDR工作原理

當時鐘脈沖達到一定頻率時，DDR存儲器才開始工作，此后發(fā)生的就是“讀-存-讀"的過程。在此過程中，器件芯片會從主在取數(shù)據，然后與入數(shù)據在儲區(qū)。當寫入操作完成后，再從存儲區(qū)中取出數(shù)據，並將其傳輸?shù)教幚砥髦?，然后根據需要將?shù)據處理，再把最終結果返回到主存。

DDR 的雙倍數(shù)據傳輸率其實就是每個時鐘周期內讀寫一次數(shù)據，即DDR芯片可以在每個時鐘周期內分別完成“讀-存"和“存-讀"操作，從而提高存儲器的傳輸效率。

DDR內存通過雙倍數(shù)據速率的傳輸方式，結合多通道傳輸和數(shù)據校驗等技術，提高了數(shù)據傳輸效率和可靠性。這使得 DDR 成為了計算機內存的主流技術。

內存芯片 - DDR內存模塊中包含多個內存芯片，每個芯片有自己的存儲單元。每個存儲單元都有一個地址，用于在讀取或寫入數(shù)據時進行尋址。

數(shù)據總線 - DDR內存模塊連接到計算機的內存控制器，通過數(shù)據總線進行數(shù)據傳輸。數(shù)據總線可以同時傳輸多個數(shù)據位，例如 64 位或 128位。

時鐘信號 - DDR內存模塊通過時鐘信號進行同步操作。時鐘信號用來控制數(shù)據的傳輸速率，每個時鐘周期內有一個上升沿和一個下降沿。上升沿時，數(shù)據從內存芯片傳輸?shù)綌?shù)據總線；下降沿時，數(shù)據從數(shù)據總線傳輸?shù)絻却嫘酒?/p>

預充電 - 在開始傳輸數(shù)據之前，DDR內存模塊會先進行預充電操作。預充電是將存儲單元中的電荷恢復到初始狀態(tài)，以確保接下來的數(shù)據傳輸是準確的。

數(shù)據傳輸 - DDR 采用了多通道的數(shù)據傳輸方式，即同時傳輸多個數(shù)據位。這樣可以在每個時鐘周期內傳輸更多的數(shù)據。

存儲器分類

存儲器分為內部存儲器(內存)，外部存儲器(外存)，緩沖存儲器(緩存)以及閃存這幾個大類。

內存也稱為主存儲器，位于系統(tǒng)主機板上，可以同CPU直接進行信息交換。其主要特點是：運行速度快，容量小。

外存也稱為輔助存儲器，不能與CPU之間直接進行信息交換。其主要特點是：存取速度相對內存要慢得多，存儲容量大。

內存與外存本質區(qū)別是，一個是內部運行提供緩存和處理的功能，也可以理解為協(xié)同處理的通道;而外存主要是針對儲存文件、圖片、視頻、文字等信息的載體，也可以理解為儲存空間。緩存就是數(shù)據交換的緩沖區(qū) （稱作Cache），當某一硬件要讀取數(shù)據時，會首先從緩存中查找需要的數(shù)據，如果找到了則直接執(zhí)行，找不到的話則從內存中找。由于緩存的運行速度比內存快得多，故緩存的作用就是幫助硬件更快地運行。

閃存 （Flash Memory)是一種長壽命的非易失性的存儲器，數(shù)據刪除不是以單個的字節(jié)為單位而是以固定的區(qū)塊為單位。閃存是電子可擦除只讀存儲器（EEPROM) 的變種，閃存與EEPROM不同的是，EEPROM能在字節(jié)水平上進行刪除和重寫而不是整個芯片擦寫，而閃存的大部分芯片需要塊擦除。由于其斷電時仍能保存數(shù)據，閃存通常被用來保存設置信息，如在電腦的B1OS(基本程序）、PDA（個人數(shù)字助理）、數(shù)碼相機中保存資料等。

如何計算DDR帶寬？

內存帶寬計算公式1：
帶寬=內存核心頻率×倍增系數(shù)×(內存總線位數(shù)/8)

內存帶寬計算公式2：
帶寬=標稱頻率×線寬 ÷ 8

SDRAM和DDR區(qū)別是什么?

DDR=雙倍速率同步動態(tài)隨機存儲器，是內存的其中一種。DDR取消了主板與內存兩個存儲周期之間的時間間隔，每隔2個時鐘脈沖周期傳輸一次數(shù)據，大大地縮短了存取時間,使存取速度提高百分之三十。

SDRAM是 "Synchronous Dynamic random access memory"的縮寫，意思是“同步動態(tài)隨機存儲器"，就是我們平時所說的“同步內存"。從理論上說，SDRAM與CPU頻率同步，共享一個時鐘周期。SDRAM內含兩個交錯的存儲陣列，當CPU從一個存儲陣列訪問數(shù)據的同時，另一個已準備好讀寫數(shù)據，通過兩個存儲陣列的緊密切換，讀取效率得到成倍提高。

DDR是SDRAM的更新?lián)Q代產品，采用5伏工作電壓，允許在時鐘脈沖的上升沿和下降沿傳輸數(shù)據，這樣不需要提高時鐘的頻率就能加倍提高SDRAM的速度，并具有比SDRAM多一倍的傳輸速率和內存帶寬。

DDR誤碼率測量

DDR5和DDR4的區(qū)別

DDR發(fā)展歷程

DDR（DDR1)-DDR SDRAM 于 2000 年推出，與其前身 SDR SDRAM（單速率 SDRAM）相比有了顯著的改進。與 SDR SDRAM 相比，DDR1 的數(shù)據傳輸速率提高了一倍，從而實現(xiàn)了更快的內存訪問速度并提高了系統(tǒng)性能。DDR1 模塊最初提供的數(shù)據傳輸速率范圍為 200 MT/s 至 400 MT/s（每秒兆次傳輸）。DDR1 內存通常用于臺式計算機、筆記本電腦和早期的服務器系統(tǒng)。

DDR2 - DDR2 SDRAM 于 2003 年推出，在 DDR1 的基礎上進一步提高了速度和效率。與 DDR1 相比，DDR2 的預取緩沖區(qū)大小增加了一倍，從而可以提高數(shù)據吞吐量。DDR2 模塊最初提供的數(shù)據傳輸速率范圍為 400 MT/s 至 800 MT/s。DDR2 內存在中端到gaoduan計算系統(tǒng)中得到廣泛應用，與 DDR1 相比，其性能和能效更高。

DDR3 - 2007 年發(fā)布的 DDR3 SDRAM 代表著內存技術的又一次重大進步。與 DDR2 相比，DDR3 進一步提高了數(shù)據傳輸速率，同時降低了功耗。DDR3 模塊最初支持的數(shù)據傳輸速率從 800 MT/s 到 1600 MT/s，后來的速度最高可達 2133 MT/s。DDR3 內存成為主流計算系統(tǒng)的標準，在性能、能效和價格之間實現(xiàn)了平衡。

DDR4和DDR5的性能差距?

作為當前市場主流的 DDR4標準和業(yè)界正在集中攻關的 DDR5標準，對比有何差異呢?

如下表所列，從芯片開發(fā)到電路系統(tǒng)設計角度來看相比，DDR5 為了實現(xiàn)更高帶寬和吞吐量進一步提升讀寫速率和改變通道架構以及猝發(fā)讀寫長度，目前規(guī)劃的最高速率達 8400M T/s。

為了實現(xiàn)更低功耗和電源管理 I/O 電壓降到 1.1V，并在 DIMM 條上完成電源管理工作以實現(xiàn)更高 的電源效率(主要是縮短電源傳輸路徑以降低損耗和減小潛在的干擾)。為了提高數(shù)據帶寬，不僅 提升速率同時采用雙通道架構，提升讀寫效率，采用雙通道 32 data + 8 ECC，Burst Length 也從 4/8 提高到 8/16，最后還支持更高容量的 DRAM 器件，從 DDR4 16 Gb 加倍到 32 Gb?？傊?，DDR5 作為業(yè)界備受期望的第 5 代 I/O 的內部數(shù)據共享和傳輸標準將與 PCI Express 5.0 乃至 6.0 等高速接口標準一起重塑 iABC 時代的大數(shù)據流的高速公路。

表 1 DDR4 和 DDR5 比較(源自 Rambus)

2.1.1 速率的提升

近年來，內存與CPU性能發(fā)展之間的剪刀差越來越大，對內存帶寬的需求日益迫切。DDR4在1.6GHz的時鐘頻率下最高可達 3.2 GT/s的傳輸速率，最初的 DDR5則將帶寬提高了 50%，達到 4.8 GT/s傳輸速率。DDR5 內存的數(shù)據傳輸速率最終將會達到 8.4 GT/s。

2.1.2 電壓的降低

降低工作電壓（VDD），有助于抵消高速運行帶來的功耗增加。在 DDR5 DRAM 中，寄存時鐘驅動器 (RCD) 電壓從 1.2 V 降至 1.1 V。命令/地址 (CA) 信號從 SSTL 變?yōu)?PODL，其優(yōu)點是當引腳處于高電平狀態(tài)時不會消耗靜態(tài)功率。

2.1.3 DIMM新電源架構

使用 DDR5 DIMM 時，電源管理將從主板轉移到 DIMM 本身。DDR5 DIMM 將在 DIMM 上安裝一個 12 V 電源管理集成電路（PMIC），使系統(tǒng)電源負載的顆粒度更細。PMIC 分配1.1 V VDD 電源，通過更好地在 DIMM 上控制電源，有助于改善信號完整性和噪音。

2.1.4 DIMM通道架構

DDR4 DIMM 具有 72 位總線，由 64 個數(shù)據位和 8 個 ECC 位組成。在 DDR5 中，每個 DIMM 都有兩個通道。每個通道寬 40 位，32 個數(shù)據位和 8 個 ECC 位。雖然數(shù)據寬度相同（共 64 位），但兩個較小的獨立通道提高了內存訪問效率。因此，使用 DDR5 不僅能提高速度，還能通過更高的效率放大更高的傳輸速率。

圖 2 DDR5總線架構和標準DDR5 RDIMM 內存條

2.1.5 更長的突發(fā)長度

DDR4 的突發(fā)長度為4或者8。對于 DDR5，突發(fā)長度將擴展到8和16，以增加突發(fā)有效載荷。突發(fā)長度為16(BL16)，允許單個突發(fā)訪問 64 字節(jié)的數(shù)據，這是典型的 CPU 高速緩存行大小。它只需使用兩個獨立通道中的一個通道即可實現(xiàn)這一功能。這極大地提高了并發(fā)性，并且通過兩個通道提高了內存效率。

2.1.6 更大容量的 DRAM

DDR4 在單芯片封裝（SDP）中的最大容量為16 Gb DRAM。而DDR5的單芯片封裝最大容量可達64 Gb，組建的DIMM 容量則翻了兩番，達到驚人的 256 GB。

應用指南

無矢量測試：nanoVTEP 與 VTEP

本應用指南總結了在客戶現(xiàn)場進行的無矢量測試增強型探針 (VTEP) 早期測試的一些結果。

DDR5主要特點

從物理層信號角度來看，DDR5主要有如下特點：

1.采用分離式全速率時鐘，對應 6400M T/s 頻率最高達 3.2GHz。

時鐘控制命令信號,選通信號控制數(shù)據,如上圖示。

對時鐘信號抖動的要求更加嚴格，對各 種命令信號與數(shù)據和地址信號的時序要求也更高。

2.更寬的總線，單端信號，從 RCD(Registering Clock Drivers)芯片來看采用 Multi-Drop 架構。

基于今天更寬的總線需求，在一塊刀片服務器上可能支持 1000+個并行數(shù)據通道。且由于 繼續(xù)采用單端信號且速率倍增，傳統(tǒng)只在串行差分電路上考慮的損耗問題也開始困擾 DDR5。因此 在 DDR5設計和驗證測試上，不僅需要考慮傳統(tǒng)的串擾問題還增加了對電路損耗問題的考慮。

應用指南

DDR5走線的正確受控阻抗是多少？

本文檔檢查了 DDR器件供應商提出的受控阻抗建議，將這些建議與制造電路板上的阻抗進行比較，并提供設計建議。 鑒于缺乏可用的 DDR5設計，本案例研究重點關注現(xiàn)有開源 DDR4設計的阻抗。對供應商建議的最大和最小阻抗范圍以及已制造的 DDR設計中的阻抗進行了比較。 制造的開源板均具有在建議范圍內的 DDR控制阻抗。

3.雙向復用的數(shù)據總線，讀寫數(shù)據分時復用鏈路。 囿于有限的鏈路通道和布板空間等資源讀寫操作繼續(xù)采用共享總線，因此需要分時操作。

從驗證測試角度來看也需要分別對讀和寫信號進行分離以檢查其是否滿足規(guī)范。

圖 4 DDR5 讀寫共享總線

4.猝發(fā) DQS 和 DQ 信號在更高速率的背景下在有限帶寬的鏈路傳輸時帶來更多 ISI 效應問題。

在 DQS 讀寫前導位，猝發(fā)第一個 bit 等等均有不同的效應和表現(xiàn)。此外考慮到存儲電路在設計上不同于串行電路存在較多的阻抗不匹配，因此反射問題或干擾帶來的 ISI 也會更嚴重。

圖 5 DDR5 在接收端采用更多的類似高速串行總線的信號處理

因此在接收側速率大于 3600M T/s 時采用類似高速串行電路和標準總線中已經成熟的 DFE 均衡技術，可變增益放大(VGA)則通過 MR 寄存器配置，以補償在更高速率傳輸時鏈路上的損耗。 DDR4標準采用的 CTLE 作為常用的線性均衡放大，雖然簡單易實現(xiàn)但是其放大噪聲的副產品也更 為常見，考慮到 DDR5總線里的反射噪聲比沒有采用。另外考慮到并行總線的串擾和反射等各信 號抖動的定義和分析也會隨之變化。

從測試角度來看，示波器是無法得到 TP2點即均衡后的信號的，而僅能得到 TP1點的信 號，然后通過集成在示波器上的分析軟件里的均衡算法對信號進行均衡處理以得到張開的眼圖。 眼圖分析的參考時鐘則來自基于時鐘信號的 DQS 信號。另外眼圖測試也從以往僅對 DQ 進行擴展 到包括 CMD/ADDR總線。

以上我們介紹了 DDR5 的一些新的變化和挑戰(zhàn)。下面介紹一下 DDR5 的驗證和測試的一些問題和解決方案。

DDR5測試方案

當前 DDR5 規(guī)范尚未wanquan制定完畢，DDR5 顆粒以及輔助 DB 和 RCD 芯片目前主要還在 DIMM 應用階段，未進入嵌入式系統(tǒng)階段。典型的 DDR5 生態(tài)系統(tǒng)，涉及 DDR5總線的主要包括 DIMM 產品和系統(tǒng)集成產品。當前主要有三種 DIMM 產品：UDIMM(Unbuffered DIMM),RDIMM(Registered DIMM),LRDIMM(Load-Reduced DIMM)。DDR5生態(tài)系統(tǒng)如下圖示：

圖 6 DDR5 生態(tài)系統(tǒng)

典型地在 DIMM 上，與 DDR5總線相關除了核心的顆粒 DRAM 之外，還有 DB(LRDIMM 上 用 buffer 芯片)，RCD 等芯片。從上圖可以看到針對不同功能的芯片部件到 DIMM 直到系統(tǒng)級產品 集成，分別有不同的測試需求。比如針對 DRAM 顆粒以及 DB 和 RCD 等，需要進行 TX，RX 及 Protocol 測試，而對整個 DIMM 產品而言則要進行 RX 測試和協(xié)議測試。

下面我們就 DDR5 DIMM產品各主要芯片或部件的 DDR5總線測試進行一個簡單介紹。

二. 發(fā)送端測試方法

首先來看 DDR總線的發(fā)送端測試方法。這一測試主要是以 DRAM 芯片為目標進行，從 DRAM 芯片到 Memory Controller 芯片乃至系統(tǒng)級產品開發(fā)均存在測試需求。

1. 探測問題

同其它標準一樣，我們首先要明確測試點的位置。在 DDR總線上，由于 CPU 作為系統(tǒng)核 心，通常是沒有辦法預留測試點進行焊接或者采用專用夾具在系統(tǒng)上進行探測的。因此 DDR總線 的測試一般都選擇在 DRAM 顆粒側進行。當 Memory Controller 對 DRAM 進行寫操作時，寫信號經 過一段走線到 DRAM, 在接收端進行信號探測，因此實際測試的是 CPU 或 Memory Controller 發(fā)送 到顆粒側的信號。反之進行讀操作時，則從 DRAM 發(fā)出數(shù)據信號到 Memory Controller，因此是在 信號的發(fā)送端進行探測，信號則可能存在反射問題。通常 JEDEC 規(guī)范定義的讀寫操作的信號指標 即為上述定義。

圖 7 DDR5 BGA Probe 和板上安裝示意圖

即使在顆粒側進行測試，在不同時代針對不同速率業(yè)界也采用過多種方法。從早期的片外 電阻端接點到預留測試點和過孔，再發(fā)展到 DDR3 和 DDR4 時代廣泛采用的 BGA Probe----DDR 測試 專用夾具。上圖即為 DDR5 BGA Probe 和板上安裝示意圖，該 BGA Probe 適用于 DDR5-4800 X8 DRAM 顆粒。通過 BGA Probe 將各信號引到夾具邊緣，然后用探頭焊接進行測試。這一測試點是 zui接近 DRAM BGA 焊球處的信號，也就是說這一測試信號能夠準確反映芯片對規(guī)范的遵從性。

即使 BGA Probe 夾具已經提供了zui接近真實信號測試點的位置，然而依然存在誤差。因此 如果有 BGA Probe 的模型或 S 參數(shù)，還可以用示波器上的去嵌功能進行 De-Embed 操作。如下圖 示：

圖 8 InfiniiSim 用于 DDR BGA Probe 去嵌示意圖

Keysight 實時示波器上的 D9020ASIA 選件中的 InfiniiSim 功能可以提供功能強大的去嵌，下圖展示的是一個 DDR4眼圖實測效果對比，采用 InfiniiSim 去嵌后眼圖在水平方向上裕量有顯著提高：

圖 9 InfiniiSim 去嵌功能與眼圖測試對比

Infiniium UXR-B 系列示波器

Infiniium UXR-B 系列示波器

在針對 DDR信號的測試上，示波器探頭選擇也是非常有講究的地方。

高帶寬有源探頭通常根據其負載模型有 RC(下圖中紅色跡線)和 RCRC(下圖中藍色跡線)的區(qū) 別，如下圖示。Keysight 113X/116X 探頭均采用 RC模型，表現(xiàn)為寬頻帶高阻抗特性。RCRC類探頭，典型地如 N7000A 系列和 N280X 系列，具有高 DC 阻抗，中頻帶阻抗則明顯低于 RC 探頭，為 K? 級。

圖 10 RC 與 RCRC 探頭阻抗曲線示意圖

考慮到 DDR總線空閑時呈 High Z 狀態(tài)，動態(tài) ODT 使 DRAM 可以在高或低端接阻抗之間切 換。 在 High Z 狀態(tài)端接阻抗變高時，探頭阻抗需要足夠高以降低探頭負載效應，探頭阻抗偏低對電路不能形成足夠高阻從而產生假信號。下面兩幅圖分別對比采用 RCRC探頭和 RC探頭進行測試時的波形。

圖 11 RCRC探頭和 RC探頭 DDR波形測試對比

除了探頭的阻抗特性外，考慮到 DDR5顆粒的體積越來越小帶來的封裝越來越小型化，對 探頭前端尺寸的小型化要求也越來越高。

Keysight 最新推出的 MX0023A 25GHz 帶寬 RC 探頭,配合最新的 MX0100A 焊接前端，推薦 用于 DDR5 測試。 MX0100A 前端間距在 0-7mm 范圍內可調節(jié)，與 MX0023A 配合使用帶寬可達 25GHz，與 1169B 配合使用可達 13Ghz。另外該前端工作范圍從-55 °C 到+155 °C，支持進行高低溫 測試(配合長達 1 米的 N5450B 高低溫延長電纜)。

MX0025A InfiniiMax Ultra 探頭放大器，25 GHz

圖 12 Keysight MX0023A RC 探頭和 MX0100A 焊接前端及業(yè)界其它廠家前端尺寸對比

重點：采用 RC 類型探頭對 DDR總線進行探測是確保獲得精確測量的基礎保障。

2. DDR總線測試的難點 - 讀寫分離問題

讀寫分離一直是 DDR總線測試的難點。由于 DDR總線一直采用讀寫數(shù)據共享數(shù)據總線， 而 JEDEC 規(guī)范針對讀寫操作制定了不同的指標，因此如果需要對被測器件和設備進行準確測試就 必須分別對讀和寫進行分開測試。一種方法是 Memory Controller 可以編程只進行讀或寫操作以分 別進行測試。另外一種方法就是在示波器上根據讀和寫信號的特點設置恰當?shù)挠|發(fā)進行分離。我 們來看看第二種方法。

在過往 DDR3 和 DDR4總線上，主要采用 DQS 前導位或者 DQS 和 DQ 的相位差進行分離。 在 DDR5總線上，DQS 和 DQ 在讀寫操作時沒有相位差，DQS 的讀寫操作的前導碼也是相同的， 因此在 DDR5總線上的讀寫分離是一個難點。

當前 Keysight 根據 JEDEC DDR5 規(guī)范真值表，在讀和寫操作時，CA4 有差異，如下圖紅色方 框標準，讀時高，寫時低。另外再根據讀和寫操作時的 Latency 差異進行讀寫分離。

Command Truth Table

表 2 JEDEC 規(guī)范命令真值表

圖 13 DDR5總線讀寫時序和 Latency 差異

重點：如果要對 DDR5總線的讀寫操作進行有效分離，相比以往DDR標準采用最少 3 根探頭 (CLK,DQS,DQ)進行信號測試連接，在 DDR5 則需要增加 CA4 連接和探測，也就是說需要 4根探頭進行測試！

3.信號分析和算法方面的變化 DDR5 相比以往DDR標準在時鐘和控制及數(shù)據信號的分析等也有很多進展。

首先來看全新的抖動定義。

全新的抖動定義

考慮到 DDR5全速率時鐘架構，因此在 DQS/DQ/CLK 等信號抖動的測量上相比以往DDR標準提出了新的定義。

抖動基礎知識：抖動源、類型和特征

首先來看 UI定義 - UI是啥?

圖 14 DDR5 規(guī)范中 UI定義

特別地，對時鐘而言，一個周期計作 2 個 UI.

圖 15 UI Jitter 定義

UI Jitter 定義為任一個周期相對理想值的偏差，類似于經典抖動定義中的 Period Jitter，周期抖動。

UI-UI Jitter 則類似于經典抖動定義中的 Period-Period Jitter，是 UI 的微分。

而 Accumulated Jitter 則類似于經典抖動定義中的 TIE Jitter，時間間隔誤差抖動，是長期抖動的積分。

眼圖測試

– 可以測量數(shù)據眼高和眼寬
– 用戶還可以根據器件規(guī)范定義自己的眼圖模板
– 如果眼圖不符合模板，那么一致性應用軟件可以報告不合格狀態(tài)

DDR4 規(guī)范考慮了抖動和 BER 的關鍵作用。計算抖動 BER 測量結果很重要，它可以統(tǒng)計測量總體抖動（確定性抖動+隨機抖動），了解設計的數(shù)據有效窗口結果和可能出現(xiàn)錯誤的概率。

除了規(guī)范測試，采用正確的測試過程和方法也是至關重要的。例如，示波器探頭的正確放置會影響一致性測試結果以及設計裕量的準確表征和測試。對于 JEDEC 規(guī)范，最佳探測點位于 DRAM封裝的球上（不在傳輸線或通道上，也不在存儲器控制器上）。

仿真是測試過程中的另一個重要卻經常被忽略的步驟。隨著總線速度的提高以及獲得盡量多裕量的需求，仿真過程可以很大程度地幫助減少設計周期和成本。

例如，仿真有助于確保系統(tǒng)能夠容忍內插器的負載效應。這一步驟評測所測量的帶寬/頻率響應，確保內插器不會斷開總線。

最后，是德科技與 JEDEC 組織密切合作，以確保其測試和測量解決方案與 JEDEC 標準的測試和測量規(guī)范保持高度一致。

圖 2. 然后將具有適當負載效應的仿真設計與原型的實際掃描結果進行比較，確定系統(tǒng)正常運行。

眼圖測試

如何計算總體抖動？

確定性抖動（DJ）通常是有界而可預測的，可以與數(shù)據流相關聯(lián)，例如符號間干擾和占空比失真。隨機抖動（RJ）屬于高斯分布并且是無界的。與任何高斯分布一樣，隨著總量的增加，分布的峰-峰值也會增加。因此，總體抖動（TJ）等于確定性抖動 DJ 加上隨機抖動 RJ 與 BER乘積。了解抖動的組成和來源可以幫助設計人員降低設計中抖動的發(fā)生率，確保更好的數(shù)據性能。

三、DDR5測試新方法

3.1 發(fā)送端TX測試挑戰(zhàn)

3.1.1 讀寫分離

由于規(guī)范規(guī)定DDR5，不再像傳統(tǒng)的DDR一樣，讀寫在pin腳處有嚴格的相位差別。所以使用DQS-DQ 相位差和前置信號模式的傳統(tǒng)方法可能不再適用，需要采用新方法進行讀寫數(shù)據分離。

根據真值表可以看出，CA4在讀寫操作過程中有不同的邏輯電平，所以可以根據CA4的狀態(tài)來結合讀寫延遲來進行讀寫分離。

3.1.2新增的測試參數(shù)

由于速率的提高，可能需要新的測試參數(shù)來鑒定關鍵信號。抖動成為關鍵信號的重要組成部分。規(guī)范定義了全新的UI抖動定義。

以及針對該UI的測量算法。

UI的測量項將覆蓋CLK(input)、DQS(tx)和DQ(tx) 信號，且要求非常嚴格。

根據下表的計算，按照DDR5 4800的速率為例，要求測量出來的Rj最大值為0.0037UI，也就是769.6fs。

如此高要求的測量結果，也對儀表本身的性能提出了非常高的要求。儀表的抖動測量本底計算公式如下，可以看出示波器的本底噪聲以及本底抖動，對抖動測量起了非常大的影響。

是德科技UXR旗艦級實時示波器，具有25fs的極低本底抖動，165μV(rms)(16G帶寬下) 的本底噪聲?？梢蕴峁┛煽康腄DR5的相關抖動測試。

實時示波器――合規(guī)性測試

3.1.3 測試方法

DDR的TX測量手法，一直是我們所關心的內容。在DDR4以前，規(guī)范規(guī)定的測試點，均在DRAM的ball處。DDR5里，除了眼圖測試以外，其他測試點沒有做額外更新。

我們推薦使用interposer的方式來進行測量，如下圖所示。

測量完成后，通過S參數(shù)的數(shù)學計算，實現(xiàn)從實測點到理論測試點的波形轉換。

而針對于DDR5的眼圖測試，如果打開了DFE功能，示波器可以在去嵌的基礎上，進一步完成均衡的操作，最后得到需要的波形。

當然，是德科技已經提供自動化的測試App，方便的給用戶提供可視化的一鍵測試方案。

3.1.4 控制器測試新場景

由于信號速率的不斷提升，控制器、鏈路、芯片，紛紛加入了測試大軍。下圖展示了針對于控制器、PCB互聯(lián)鏈路的TX測試場景，通過示波器，配合夾具的使用，來實現(xiàn)發(fā)送端的信號質量測試。

3.2 接收端RX測試挑戰(zhàn)

3.2.1 接收端新技術

以往的高速串行鏈路設計中，我們知道隨著速率的不斷提升，鏈路的損耗，以及ISI，對高頻分量的影響越來越大，所以在PCIE Gen3的時候，引入了接收端均衡的概念，用于彌補高頻分量的損失。

具體來看，有下面幾點。①是接收端的信號會先經過CTLE(連續(xù)時間線性均衡)均衡，圖上展示的是具有7個DC gain的CTLE曲線。然后信號會一分為二，一部分給到CDR②，CDR中的核心PLL的OJTF函數(shù)是一個類似左邊的高通濾波器。信號的另一部分信號會給到③具有一個tap的DFE(panjue反饋均衡)。

我們特別注意一下圖里標識的2個測試點，一個是TP2，一個是TP2`。通常TP2是使用示波器真實捕獲到的信號，而TP2`則是使用標準的參考接收機模型，來去復原芯片真實看到的波形。那這種均衡技術對DDR5是否有參考借鑒的意義呢？

首先看一下DDR5相對于傳統(tǒng)serdes技術有什么特殊的地方。

了解了DDR5和傳統(tǒng)Serdes的幾個特別之處外，參考在PCIE上使用的均衡技術，進行了部分調整后如下。

首先是CDR，由于系統(tǒng)里有了顯示時鐘，可以使用不具有頻率跟蹤能力的DLL模塊，來代替原先復雜的CDR模塊。

第二個是CTLE，雖然CTLE實現(xiàn)簡單，但是考慮到單端的DDR5總線里的反射和串擾等，對信噪比惡化嚴重，所以使用了VGA可變增益放大器來代替CTLE。

第三個是借鑒了成熟的DFE均衡技術。最后一個，沿用了DDR以往的write leveling和read leveling機制。把原先在接收端實現(xiàn)的去加重功能放在了控制器端來實現(xiàn)。

3.2.2 接收端測試的新挑戰(zhàn)

傳統(tǒng)的Serdes接收端測試(以PCIe為例)，目的是確定DUT能否在芯片封裝的ball處(或者CEM規(guī)范的金手指處)可靠接收帶有zhidin受損的信號，達到要求的誤碼率要求。

針對DDR的單端并行總線系統(tǒng)，非相關抖動、電平干擾、ISI、串擾、反射，對于系統(tǒng)的可靠運行至關重要。DDR5的接收端測試，不僅包括了壓力眼測試，也就是在給定的壓力眼信號下，達到特定的誤碼率要求，還包括了幅度電壓方面和水平抖動方面的靈敏度測試。

而被測DUT，可以是控制器、DRAM、緩沖器/寄存器、DIMM 等。

3.2.3 接收端測試的新方法

規(guī)范定義了接收端測試里的所有測試點要求，以及波形在均衡器之后的指標要求。測試前，需要按照規(guī)范的要求進行校準。

校準之前，考慮到DDR總線的特殊性。ODT 會用于優(yōu)化發(fā)送端到接收端的信號質量，由于其允許不同的阻抗設置，接收端測試過程中，建議使用 48 歐姆進行校準，以盡量減少與標準測試設備之間的不匹配。在此假設下，通過電平和抖動的 BERT 設置來調整信號的形狀，實現(xiàn)壓力信號的產生。

是德科技提供以M8000系列誤碼儀為基礎的DDR5接收端測試方案，支持控制器、DRAM、緩沖器/寄存器、DIMM的測試。

3.2.4 接收端測試的校準

下圖是DDR在系統(tǒng)產品中實際應用的拓撲結構。依次從DDR控制器，經過PCB路徑，來到DIMM上的DRAM顆粒。

DDR在系統(tǒng)產品中實際應用的拓撲結構

做校準的時候，也是參考上圖的拓撲來完成整個路徑的模擬。針對DIMM或者顆粒而言，信號由BERT發(fā)出，經過CTC2 Board和replicate card，最終由示波器接收，組成完整的端到端鏈路。

這里要特別說明的是，針對不同的產品測試，有對應的夾具來進行配合。主要的夾具有如下幾種。分別是下圖中的C2C test card，System Motherboard Test Fixture，Device Validation Fixture。

其中，CTC2 test card提供DIMM插座，同時將DIMM上所有信號包括CA/CMD、DQS，DQ通過SMP連接器的形式引出。用于DIMM、RCD測試夾具、Data Buffer測試夾具、DRAM測試夾具等的校準和測試。

CTC2 test card

System Motherboard Test Fixture也同樣把CA/CMD、DQS，DQ的信號通過SMP的方式引出，用于控制器的發(fā)送端測試，以及控制器的接收端測試校準和測試，同時還支持系統(tǒng)主板的通道特性驗證。

System Motherboard Test Fixture

Device Validation Fixture包括了RCD的測試夾具，Data Buffer的測試夾具，DRAM的測試夾具，以及Combo測試夾具等。主要用于單個器件產品的校準與測試，以及多器件的校準與測試。測試時插在CTC2的test card上。

Device Validation Fixture

下圖展示的是基于CTC2 test card進行的校準操作。連接方式如圖所示。

使用M80885RCA自動化軟件，根據向導，完成測試環(huán)境參數(shù)的setup，并對DUT進行初始化。

一步一步，實現(xiàn)DQS&DQ和CK&CA的各參數(shù)自動化校準。完成自動化校準后，可以查看每個校準項目的測試結果，如下圖所示。

3.2.5 接收端測試

接收端測試包括兩大部分測試內容，Sensitivity測試和Stressed Eye測試。其中Sensitivity測試又包含Voltage Sensitivity和Jitter Sensitivity。

DQS和DQ的Voltage Sensitivity測試中，測試DQS的時候保持DQ的信號不變，測試DQ的時候保持DQS的信號不變。不斷調整另外一個參數(shù)的變量，遍歷整個參數(shù)的范圍后，統(tǒng)計誤碼率。

DQS的Jitter Sensitivity測試中，首先輸出clean的clk和dq。在此基礎上，遍歷DQS和DQ的相位，計算出本底jitter的Sensitivity測試。然后依次改變DCD和Rj以及DCD和Rj的組合，遍歷DQS和DQ的相位，完成各種場景下的jitter Sensitivity測試。

Stressed Eye測試中，使用校準過程中的壓力信號(如下圖)，來進行環(huán)回誤碼率測試。

測試完成后，M80885一致性軟件會給出上圖右側的測試結果與測試報告。

DDR、LPDDR的協(xié)議解碼測試總結

是德科技可以給大家?guī)硗暾亩说蕉私鉀Q方案。包括設計前期的仿真，涵蓋了memory designer的建模和ADS的前后仿真。發(fā)送端測試中，我們提供業(yè)內旗艦級性能指標的UXR實時示波器和高性能的RC模型探頭，有效降低測試負載。接收端測試中，我們提供all-in-box的M8000系列誤碼儀，支持控制器、DRAM、Data Buffer、RCD、DIMM的接收端校準與測試。協(xié)議分析儀方面，U4164A系列，支持完整的DDR、LPDDR的協(xié)議解碼測試。